两颗芯片，单颗良率都是95%，叠成3D结构后，整体良率却只有90.25%——你会不会觉得，差了0.75%而已？这就是3D芯片堆叠最容易被忽略的坑：堆得上去，未必堆得划算。
良率不是加法，是层层相乘的乘法题
平面芯片快到物理极限，台积电、英特尔、AMD、华为都在玩3D堆叠，但堆叠的第一道坎，是良率的“乘法损耗”。每多一层芯片，除了自身制造，还要对准、连接、测试，环节越多，良率要乘的“小于1的系数”就越多，坏片概率自然往上飘。
比如业内说的键合间距，越密性能越强，但量产难度陡增。Amkor副总裁Mike Kelly今年说，现在能商业化的最小间距是6微米，路线图上的1微米还早。台积电的节奏跟得上：2023年键合间距约9微米，2025年到约6微米，4.5微米要到2029年才是规划目标，不是现实。
贵的工艺，反而能做出更便宜的合格芯片
现在主流堆叠有两种路子，算下来成本差不少。一种是整片晶圆直接对接（W2W），效率高，但上下层坏片会互相拖累，一对坏就是全废；另一种是先挑出合格芯片，再逐颗堆叠（D2W），坏片进不了流程，单次工序贵，但能减少报废损失。
按行业常规假设的演示参数算：整片路线每颗合格芯片约107.97美元，逐颗路线约98.98美元，比前者低8.3%。临界值是，逐颗路线的单次贴装成本涨到16.72美元时，两条路线打平——这个数字只有在这组参数下成立，参数一变就得重算，但它把“挑良品值多少钱”变成了可跟踪的指标。要说明的是，这套数字是演示假设，不是任何厂商的实际成本。
瓶颈不在键合机，在全链的每一步
3D堆叠的真正门槛，不是某一台键合机的精度，而是整个工艺链的协同。混合键合要过五个环节：清洗去颗粒、表面平坦化、精密对准贴装、键合与退火、检测反馈——单台键合机精度再高，补不回前序环节的波动，一颗纳米级颗粒就能破坏整片贴合。
应用材料和Besi刚扩大合作，从芯片对晶圆键合延伸到逻辑、存储集成等，但这只是工艺协同加深，不是说收入已经落地。现在行业布局多：EVG、SUSS MicroTec做晶圆键合，ASMPT做组装，KLA、Onto Innovation做检测，但技术要求高≠利润到手，产品难替代≠议价强，布局≠有规模订单。
对不同产品来说，收益覆盖成本的节奏也不一样：AMD的3D V-Cache量产四年，能减少数据往返内存，性能收益撑得起成本，台积电SoIC、英特尔Foveros Direct也在推进；存储那边，HBM靠多层堆叠已经够用，三星、SK海力士对混合键合的导入节奏还没定。热也是约束：7纳米芯片不控结温，叠完最高结温比平铺高12℃，逻辑叠缓存的热量压力小，所以先走，逻辑叠逻辑至今只敢用在液冷数据中心。
最后想说
3D堆叠的终局，不是谁把间距压得最低，而是能不能把性能、良率、成本、交付整合出可复制的工程体系。现在不用猜未来，盯四个指标就行：存储标准的动向、Besi三季报的订单、华为逻辑折叠的良率数据、第三方同条件复测结果。
那你觉得，下一个把3D堆叠的账算明白的，会是AMD、台积电，还是别的玩家？
素材来源：钛媒体 · AI情报、AI芯片与算力
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